多通道同步高速数据采集系统
黄勇 覃昉 葛轶
摘 要： 针对声呐多波束扫描成像系统的特点，设计了以FPGA为核心处理器，以多片THS1206模/数转换器为采集芯片的多通道数据采集系统，解决对12路数据的同步高速采集问题，方案外围电路结构简单可靠，易于扩展，设计的水下数据采集系统速度快、功耗低、精度高，可同时采集多路水下信号。对设计其他多通道数据采集与处理系统具有一定的参考价值。
关键词： THS1206； 数据采集； FPGA； 以太网数据传输系统
中图分类号： TN911?34 文献标识码： A 文章编号： 1004?373X（2014）09?0047?03
0 引 言
水下声呐多波束扫描成像系统是将各阵元输出信号经相移并加权，在期望的空间方位实现同相相加而形成波束，通过数字处理实现多个空间方位波束的相继生成即形成多波束扫描[1]。声呐多波束扫描的一个关键技术就是构建对各阵元输出信号的同步高速采集。本文针对一型水下多波束扫描成像系统，采用以FPGA为核处理器，以THS1206为采集芯片的多通道数据采集系统，可实现对12通道数据进行同步高速采集与传输。
1 设计需求
将12通道声呐基阵数据预处理后进行同步采集、处理与传输，要求每个数据通道的最大采样速率为1 MSPS，且12通道数据同时采集，A/D采集的分辨率为12位，采集的数据通过一系列波束扫描成像数字信号处理，将处理后的数据传输给计算机进行图像显示。
2 系统总体结构及功能
依据设计需求，数据采集芯片应选用集成多个高速同步采集通道的A/D转换器，采用TI公司的4通道12位模/数转换器THS1206；控制A/D转换器的微处理器必须有很强的数据处理能力，其采集信号的能力至少为12 MSPS，每个采样值为12位分辨率，并且还需实时进行波束扫描成像数字信号处理与传输，处理信息量相当庞大，一般单片DSP处理器很难做到，而多片DSP协作处理又使硬件结构和软件控制复杂[2?3]，因此微处理器选用并行处理能力强大的FPGA用于数据采集与处理控制[4]；FPGA采用Altera公司的EP3C40F484；以太网传输系统为以ARM9为内核的处理器S3C2410。系统总体结构如图1所示。
图1实现了对12通道接收阵元数据进行采集，因THS1206可同时对4个通道进行采样，因此，只需采用3片A/D芯片。A/D前端处理电路的作用是实现对信号的放大、衰减以及阻抗匹配，从而满足ADC对输入信号的要求。滤波网络滤除高频噪声和工频信号的干扰，增益控制通过FPGA给出的控制信号实现对模拟信号不同增益的放大处理。
图1 数据采集系统总体结构图
系统上电后通过以太网传输系统将采样频率，通道选择、增益控制等参数传输给FPGA，FPGA依据设置参数对各控制器件进行配置，并为AD芯片提供同步采样时钟。
3 主要元器件
3.1 AD采集芯片
THS1206是针对雷达、图像处理、通信等领域而推出的一款采用多级流水线结构的12位高速A/D转换器。其主要特点为[5]：4路单端同时输入，或者2路差分输入，或两种形式共同存在；内部集成了16字的FIFO；高转换速率，最高转换速率可达6 MSPS；低功耗，在5 V供电时为216 mW，有待机模式可供选择；精度高，差分非线性误差为±1LSB，积分非线性误差为±1.5LSB；自动扫描2，3，4路输入，多路同时采样和保持；高信号与噪声加失真之和比（SINAD）；（8） 采用单5 V供电，可选取内部基准电压（1.5 V和3.5 V）或外部基准电压。
THS1206的主要运行参数通过控制内部两个10位控制寄存器来完成，通过该芯片数据手册可查找相应规格说明。
3.2 FPGA芯片
EP3C40F484C6是美国Altera公司Cyclone Ⅲ系列中端FPGA芯片，外接50 MHz有源晶振，具有39 600个Les逻辑单元，1 134 Kb RAM，126个硬件乘法器和4个锁相环。具有484个外部引脚，90%以上可作为通用IO使用。选用该芯片可使系统运行速率更快，具有更多可用的用户IO。
4 数据采集系统实现
4.1 THS1206芯片电路接口
本方案THS1206器件采用5 V模拟供电和3.3 V数字供电，通过将外部引脚REFOUT与REFIN直接连接，以提供2.5 V参考电压。为减少电压波动，AVDD、DVDD与BVDD引脚需连接阻容滤波网络抑制供电杂波，REFOUT引脚也需下拉10 μF电容以抑制参考电压波动。
THS1206器件有4个模拟输入端口，可进行2路差分方式或4路单端方式，本方案采用4路单端输入方式进行AD采样。由于输入端口的电压输入范围为1.5～3.5 V，输入端需将双极性信号进行偏置以适应其输入，参考电压转化电路如图2所示。模拟电路接口如图3所示。
图2 THS1206参考电压转化电路
图3 THS1206接口电路图
THS1206与FPGA接口电路简单，加之FPGA具有丰富的逻辑功能，THS1206控制引脚可直接与FPGA外部IO引脚连接。因采用FPGA同时对3片THS1206进行控制，3片THS1206的CS0，CS1，DATA_AV引脚需分别与FPGA外部IO引脚一对一连接，而WR与CONV_CLK引脚可同时与FPGA对应引脚连接。
4.2 FPGA逻辑设计
本论文采用外部时钟模式，对12路数据进行同步采样，每路的采样速率为1 MSPS；外部转换时钟由FPGA外部IO引脚输出，该引脚同时连接3片THS1206的CONV_CLK引脚；每片THS1206的FIFO的触发级为4，即每片THS1206采集4个数据发一次触发信号DATA_AV，将第1片THS1206的DATA_AV引脚与FPGA对应的外部IO引脚连接，另外2片THS1206的DATA_AV悬空；当12路数据同步采集开始时，FPGA将检测到第1片THS1206的DATA_AV引脚发送的触发信号，表示数据转换已完成，此时，FPGA开始从第1片THS1206到第3片THS1206的各通道依次获取数据。
从THS1206的工作逻辑图可以看出，对该芯片的使用主要可分为两部分，其一按实际要求对芯片进行初始化，其二是按初始化设计的工作模式完成信号采集，FPGA的时序设计过程中采用了CS0、W/R相结合的控制程序，读写时序图分别如图4，图5所示。
图4 THS1206采用CS0，W/R相结合的读时序图
图5 THS1206采用CS0，W/R相结合的写时序图
图6是通过Quartus Ⅱ自带的Signal Ⅱ Logic Analyzer工具测试得到的时序图，图中在0号输入通道上加入50 kHz信号，设置采用速率为1 MHz。
图6 Signal Ⅱ Logic Analyzer工具测试得到的数据波形
4.3 以太网数据传输系统
AD采集的数据通过一系列扫描成像处理后，需将图像数据输送给计算机进行处理，该数据传输功能由ARM核心板与网络控制接口组成的以太网数据传输系统完成。具体方法是：将FPGA进行图像处理后的数据发送到FPGA综合的内部异步FIFO，通过FIFO将数据发送给ARM以太网数据传输系统，通过该系统可将图像数据转为网络数据发送计算机进行处理。其中ARM以太网数据传输系统可采用市场比较成熟的模块加以改进，异步FIFO可采用QUARTUSII 的MegaWizard Plug?In Manager向导工具自动生成。
5 问题及解决方式
笔者在调试该系统单片THS1206时，将接1号模拟输入引脚的信号频率设定为100 kHz的正弦波，2、3、4号模拟输入引脚接地，将每个通道的采样频率设定为1 MHz，通过在线测试工具观察采集信号波形，发现两个常见问题：
（1） 1号通道采集的信号杂乱无章，并非正弦波形；
（2） 1号模拟通道采集的数据无规律地串到相邻的2、3、4号通道。
分析问题（1），可能为THS1206参考电压不稳定所致，通过示波器测试输出参考电压REFOUT，发现其输出电压值为5 V脉冲波形，将该引脚下拉10 μF电容后，问题（1）解决，但问题（2）一直呈现，初步分析为读THS1206的FIFO流水线出问题，在检查FPGA读写时序与流程无误的情况下，用示波器联合测试CS0与W/R引脚，发现CS0选通时下拉为0电平的信号波形出现毛刺，可能由于PCB布板或EMI等原因引起，将CS0引脚下拉68 pF电容后问题（2）解决。
此外在调试过程中也发现与解决一些其他问题，总的来说，虽然FPGA编程控制时序与其他微处理器相比比较复杂，但只要FPGA控制的读写时序正确，调试THS1206中出现的问题多因硬件原因产生。
6 结 论
本论文以设计需求为出发点，介绍一种多通道同步高速数据采集系统，指出该系统设计过程中产生的问题及解决方法。该系统可实现12通道同步高速数据采集，经测试每通道最大采集速率可达1.2 MSPS，此外，根据FPGA并行处理的特点，可根据需要增加或减少数据采集的通道，对于设计其他多通道数据采集与处理系统具有一定的参考价值。
参考文献
[1] 田坦.声呐技术[M].2版.哈尔滨：哈尔滨工程大学出版社，2010.
[2] 陈嵩锐.便携式多波束测深仪多通道数据采集与处理系统[D].哈尔滨：哈尔滨工程大学，2005.
[3] 汤小为，汤俊，彭应宁.数字阵列雷达并行信号处理算法及实现[J].信息与电子工程， 2009，7（4）：294?299.
[4] 方浩俊.声呐信号实时处理板的研制[D].西安：西安电子科技大学，2007.
[5] Texas Instruments. THS1206 [R/OL]. [2013?01?16]. http：// www.docin.com/p?582721857.
[6] 李露，段新文.基于FPGA的高速数据采集卡的设计[J].现代电子技术，2012，35（18）：146?148.
4.2 FPGA逻辑设计
本论文采用外部时钟模式，对12路数据进行同步采样，每路的采样速率为1 MSPS；外部转换时钟由FPGA外部IO引脚输出，该引脚同时连接3片THS1206的CONV_CLK引脚；每片THS1206的FIFO的触发级为4，即每片THS1206采集4个数据发一次触发信号DATA_AV，将第1片THS1206的DATA_AV引脚与FPGA对应的外部IO引脚连接，另外2片THS1206的DATA_AV悬空；当12路数据同步采集开始时，FPGA将检测到第1片THS1206的DATA_AV引脚发送的触发信号，表示数据转换已完成，此时，FPGA开始从第1片THS1206到第3片THS1206的各通道依次获取数据。
从THS1206的工作逻辑图可以看出，对该芯片的使用主要可分为两部分，其一按实际要求对芯片进行初始化，其二是按初始化设计的工作模式完成信号采集，FPGA的时序设计过程中采用了CS0、W/R相结合的控制程序，读写时序图分别如图4，图5所示。
图4 THS1206采用CS0，W/R相结合的读时序图
图5 THS1206采用CS0，W/R相结合的写时序图
图6是通过Quartus Ⅱ自带的Signal Ⅱ Logic Analyzer工具测试得到的时序图，图中在0号输入通道上加入50 kHz信号，设置采用速率为1 MHz。
图6 Signal Ⅱ Logic Analyzer工具测试得到的数据波形
4.3 以太网数据传输系统
AD采集的数据通过一系列扫描成像处理后，需将图像数据输送给计算机进行处理，该数据传输功能由ARM核心板与网络控制接口组成的以太网数据传输系统完成。具体方法是：将FPGA进行图像处理后的数据发送到FPGA综合的内部异步FIFO，通过FIFO将数据发送给ARM以太网数据传输系统，通过该系统可将图像数据转为网络数据发送计算机进行处理。其中ARM以太网数据传输系统可采用市场比较成熟的模块加以改进，异步FIFO可采用QUARTUSII 的MegaWizard Plug?In Manager向导工具自动生成。
5 问题及解决方式
笔者在调试该系统单片THS1206时，将接1号模拟输入引脚的信号频率设定为100 kHz的正弦波，2、3、4号模拟输入引脚接地，将每个通道的采样频率设定为1 MHz，通过在线测试工具观察采集信号波形，发现两个常见问题：
（1） 1号通道采集的信号杂乱无章，并非正弦波形；
（2） 1号模拟通道采集的数据无规律地串到相邻的2、3、4号通道。
分析问题（1），可能为THS1206参考电压不稳定所致，通过示波器测试输出参考电压REFOUT，发现其输出电压值为5 V脉冲波形，将该引脚下拉10 μF电容后，问题（1）解决，但问题（2）一直呈现，初步分析为读THS1206的FIFO流水线出问题，在检查FPGA读写时序与流程无误的情况下，用示波器联合测试CS0与W/R引脚，发现CS0选通时下拉为0电平的信号波形出现毛刺，可能由于PCB布板或EMI等原因引起，将CS0引脚下拉68 pF电容后问题（2）解决。
此外在调试过程中也发现与解决一些其他问题，总的来说，虽然FPGA编程控制时序与其他微处理器相比比较复杂，但只要FPGA控制的读写时序正确，调试THS1206中出现的问题多因硬件原因产生。
6 结 论
本论文以设计需求为出发点，介绍一种多通道同步高速数据采集系统，指出该系统设计过程中产生的问题及解决方法。该系统可实现12通道同步高速数据采集，经测试每通道最大采集速率可达1.2 MSPS，此外，根据FPGA并行处理的特点，可根据需要增加或减少数据采集的通道，对于设计其他多通道数据采集与处理系统具有一定的参考价值。
参考文献
[1] 田坦.声呐技术[M].2版.哈尔滨：哈尔滨工程大学出版社，2010.
[2] 陈嵩锐.便携式多波束测深仪多通道数据采集与处理系统[D].哈尔滨：哈尔滨工程大学，2005.
[3] 汤小为，汤俊，彭应宁.数字阵列雷达并行信号处理算法及实现[J].信息与电子工程， 2009，7（4）：294?299.
[4] 方浩俊.声呐信号实时处理板的研制[D].西安：西安电子科技大学，2007.
[5] Texas Instruments. THS1206 [R/OL]. [2013?01?16]. http：// www.docin.com/p?582721857.
[6] 李露，段新文.基于FPGA的高速数据采集卡的设计[J].现代电子技术，2012，35（18）：146?148.
4.2 FPGA逻辑设计
本论文采用外部时钟模式，对12路数据进行同步采样，每路的采样速率为1 MSPS；外部转换时钟由FPGA外部IO引脚输出，该引脚同时连接3片THS1206的CONV_CLK引脚；每片THS1206的FIFO的触发级为4，即每片THS1206采集4个数据发一次触发信号DATA_AV，将第1片THS1206的DATA_AV引脚与FPGA对应的外部IO引脚连接，另外2片THS1206的DATA_AV悬空；当12路数据同步采集开始时，FPGA将检测到第1片THS1206的DATA_AV引脚发送的触发信号，表示数据转换已完成，此时，FPGA开始从第1片THS1206到第3片THS1206的各通道依次获取数据。
从THS1206的工作逻辑图可以看出，对该芯片的使用主要可分为两部分，其一按实际要求对芯片进行初始化，其二是按初始化设计的工作模式完成信号采集，FPGA的时序设计过程中采用了CS0、W/R相结合的控制程序，读写时序图分别如图4，图5所示。
图4 THS1206采用CS0，W/R相结合的读时序图
图5 THS1206采用CS0，W/R相结合的写时序图
图6是通过Quartus Ⅱ自带的Signal Ⅱ Logic Analyzer工具测试得到的时序图，图中在0号输入通道上加入50 kHz信号，设置采用速率为1 MHz。
图6 Signal Ⅱ Logic Analyzer工具测试得到的数据波形
4.3 以太网数据传输系统
AD采集的数据通过一系列扫描成像处理后，需将图像数据输送给计算机进行处理，该数据传输功能由ARM核心板与网络控制接口组成的以太网数据传输系统完成。具体方法是：将FPGA进行图像处理后的数据发送到FPGA综合的内部异步FIFO，通过FIFO将数据发送给ARM以太网数据传输系统，通过该系统可将图像数据转为网络数据发送计算机进行处理。其中ARM以太网数据传输系统可采用市场比较成熟的模块加以改进，异步FIFO可采用QUARTUSII 的MegaWizard Plug?In Manager向导工具自动生成。
5 问题及解决方式
笔者在调试该系统单片THS1206时，将接1号模拟输入引脚的信号频率设定为100 kHz的正弦波，2、3、4号模拟输入引脚接地，将每个通道的采样频率设定为1 MHz，通过在线测试工具观察采集信号波形，发现两个常见问题：
（1） 1号通道采集的信号杂乱无章，并非正弦波形；
（2） 1号模拟通道采集的数据无规律地串到相邻的2、3、4号通道。
分析问题（1），可能为THS1206参考电压不稳定所致，通过示波器测试输出参考电压REFOUT，发现其输出电压值为5 V脉冲波形，将该引脚下拉10 μF电容后，问题（1）解决，但问题（2）一直呈现，初步分析为读THS1206的FIFO流水线出问题，在检查FPGA读写时序与流程无误的情况下，用示波器联合测试CS0与W/R引脚，发现CS0选通时下拉为0电平的信号波形出现毛刺，可能由于PCB布板或EMI等原因引起，将CS0引脚下拉68 pF电容后问题（2）解决。
此外在调试过程中也发现与解决一些其他问题，总的来说，虽然FPGA编程控制时序与其他微处理器相比比较复杂，但只要FPGA控制的读写时序正确，调试THS1206中出现的问题多因硬件原因产生。
6 结 论
本论文以设计需求为出发点，介绍一种多通道同步高速数据采集系统，指出该系统设计过程中产生的问题及解决方法。该系统可实现12通道同步高速数据采集，经测试每通道最大采集速率可达1.2 MSPS，此外，根据FPGA并行处理的特点，可根据需要增加或减少数据采集的通道，对于设计其他多通道数据采集与处理系统具有一定的参考价值。
参考文献
[1] 田坦.声呐技术[M].2版.哈尔滨：哈尔滨工程大学出版社，2010.
[2] 陈嵩锐.便携式多波束测深仪多通道数据采集与处理系统[D].哈尔滨：哈尔滨工程大学，2005.
[3] 汤小为，汤俊，彭应宁.数字阵列雷达并行信号处理算法及实现[J].信息与电子工程， 2009，7（4）：294?299.
[4] 方浩俊.声呐信号实时处理板的研制[D].西安：西安电子科技大学，2007.
[5] Texas Instruments. THS1206 [R/OL]. [2013?01?16]. http：// www.docin.com/p?582721857.
[6] 李露，段新文.基于FPGA的高速数据采集卡的设计[J].现代电子技术，2012，35（18）：146?148.
