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康睿++杨文斌
[摘 要]在应用时间交替采样方式时，高速数据采集系统出现波形抖动的情况，进而降低了整个系统的平稳性。本文在阐述触发与触发电路的基础上，结合触发抖动的原因，分析了触发点同步技术在高速数据采集系统中的应用，旨在降低触发抖动，提高数据采集系统的整体性能。
[关键词] 高速数据采集系统；触发点同步技术；触发电路
中图分类号：TP274.2 文献标识码：A 文章编号：1009-914X（2016）20-0223-01
随着科学技术的发展，人们对高速数据采集系统的设计提出了更高的要求，为了提高采样效率，需要借助并行时间交替采样技术。尽管并行时间交替采样技术发挥了巨大作、节省了数据采样时间，但是与此同时也带来了负面影响。在显示器上波形出现了波动，进而降低了触发精度。为了对这种不良现象进行控制，触发点同步技术应用而生。_
一、触发与触发电路
（一）触发
在高速数据采集系统中所说的触发，就是根据实际工作情况，设置特定的触发条件，如果数输入的波形流中的某一个波形满足这一条件，此时数据系统就能够开始实时捕获功能，对该波形和其相邻部分进行捕获，经过处理以后，可在屏幕中显示。由此看来，唯一性是实现精准捕获的首要条件。为了对这一特性进行更好的理解，在利用数据采集系统对正弦波进行观察时，可以选择上升沿触发，由于正弦波在一个周期内只有唯一的上升沿， 通过设置一个触发电平与上升沿相交， 就可以得到一个触发点，利用这个原理，可以提高触发的精确度。但是当正弦波处于不同时期，触发点的位置也是相同的，并且具有唯一性。因而，当用户将出发点在显示屏中进行固定以后，对系统进行刷新处理后，只要是满足条件的点都会在屏幕的相同位置进行显示，也就是稳定同步。需要指出的是当对屏幕刷新时，只有第一个满足触发条件的点被称为出发点，而其他的点则被忽略。
（二）触发电路
当前，多数的数据采集系统采用的结构都是DSP+FPGA+DAC+比较器的组合形式，其具体结构如图1所示。
在上述的触发电路结构中，DSP 需要通过对用户要求进行分析，进而计算出触发电平值，之后再把将该值转换成DAC设置值，进而传递给 FPGA； 最后FPGA再把DSP 传送过来的设置值串行发送出去，并对DAC进行配置， 控制DAC输出正确的触发电平到比较器，完成与触发信号的比较，产生驱动数据采集系统的触发信号。
二、触发点同步
（一）触发抖动的原因
在高速数据采集系统中，如果应用了时间交替采样技术，由于需要对采样数据进行分相储存处理，但是系统中的触发信号和采样数据的储存时钟不具有相关性， 此时实际的触发点就可能在分相存储中的任何一路数据中出现， 因而系统就不能对触发点的位置进行精准定位，导致触发抖动， 最终造成波形显示出现若干个像素点之间的晃动。
（二）触发点同步技术
当触发抖动后，就会造成波形晃动，为了对这种问题进行控制，通常可以采用两种解决方法。以图2中的数据为例，进行分析。
其一，当实际采样率≤250MSPS时，就可在四路数据中的选择一路数据来绘制波形，并将其他三路数据丢弃。这样每一次触发信号发来时，数据采集系统就可以该路数据中对触发点的位置进行准确定位，进而促使波形稳定。其二，如果实际的采样率>250MSPS，此时由于存在多路的采集数据，因而可以利用触发点同步技术，进而消除波形晃动。
在应用触发点同步技术时，通常需要测量时间脉冲，持续时间不能超过量化单位，此时就需要时间扩展电路的支持，当对该脉冲进行了扩展处理以后，就可以开始数字化测量工作。在时间扩展电路与触发点同步技术联合应用过程中，需要按照一定的程序来进行。首先，书写先进先出储存器（FIFO）的预触发深度，同时要对触发信号进行屏蔽。其次，利用现场可编程门阵列（FPGA）产生自动校准测量所需的校准信号， 当校准信号正确时，才能确保出发点同步精确。预触发深度写满后， 等待触发信号的到来。由于系统使用的 250 MHz 数据同步时钟与触发信号之没有同步关系， 因此， 触发信号与数据同步时钟之间的相位关系完全是随机的。我们利用触发信号产生一个脉冲， 起始于触发信号上升沿， 终止于触发信号上升沿之后的第一个数据同步时钟上升沿。最后，需要对先进先出储存器（FIFO）的预触发深度进行续写。同时要用250MHz的时钟计数扩展后的脉冲。在应用触发点同步技术时，在多种因素的影响下，会产生非线性误差、 扩展倍数带来的误差、需要对技术误差以及标准频率误差等，因而需要高度重视这些技术误差，采取有效措施，降低误差，提高数据采集的准确度。
结束语
基于触发点同步技术的重要性，我们要对该技术给予高度重视。在实践工作中，继续加强触发点同步技术在高速数据采集系统中的应用研究，针对当前并行时间交替采样方法的弊端，采取有效措施进行控制，保证数据采集过程中的触发点同步，降低触发点抖动，提升高速数据采集系统的稳定性。
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