门伟丛

[摘 要]DBPL码是地面设备LEU通过有源应答器向车载设备传递有效信息的主要编码格式，有源应答器完成对DBPL数据的解码，输出应答器报文，在干扰比较强的电气化铁路中，正确解码输出报文信息在实际应用中起到至关重要的作用。

[关键词]DBPL；边沿；单稳态；同步；异或

中图分类号：U284 文献标识码：A 文章编号：1009-914X（2016）12-0372-01

一、概述

有源应答器作为应答器系统的重要组成部分，通过空气接口将地面实时信息传送给车载设备。有源应答器与地面电子单元（LEU）通过一对应答器专用屏蔽双绞线电缆连接，该电缆中传送的信号为8.82kHz正弦信号叠加DBPL编码的数据，8.82KHz由有源应答器硬件电路用于能量的提取，而DBPL编码数据则需进行报文解码输出可变报文。

二、DBPL解码算法详解

1、DBPL解码原理

本论文公开了一种DBPL解码的方法，通过此方法可还原出564.48Kbit/s的应答器报文。此解码方法通过FPGA实现，包括：延时单元、边沿采集单元、单稳态产生单元、同步时钟提取单元和解码单元，如下图1所示。

图1 中，延时单元为取DBPL码元的一级延时S1和二级延时S2信号；边沿采集是采集DBPL数据的上升沿和下降沿；同步时钟提取单元提取DBPL数据的同步时钟Syn_clk，DBPL解码单元在同步时钟作用下完成DBPL数据的解码，输出564.48kbit/s的可变报文信息。

2、解码算法详解

本论文所述有源应答器的DBPL解码方法由延时单元、边沿采集单元、单稳态产生单元、同步时钟提取单元和解码单元组成。

延时单元为在系统时钟的上升沿，取DBPL码元的一级延时S1和二级延时S2信号。本论文中系统时钟采用9MHz时钟。

边沿采集单元主要为DBPL编码数据跳变沿（上升沿和下降沿）采集，采集的结果为在DBPL的跳变沿输出高脉冲，如下图2所示。

单稳态产生单元即在DBPL边沿脉冲到来时，信号状态发生反转（由逻辑0变为逻辑1），保持一定时间后回到原态（逻辑0），见下图3。其中逻辑1保持时间T1即为单稳态高电平保持时间，其大于半个DBPL码元周期小于一个DBPL码元周期。T2即为DBPL码元的周期。从而提取的单稳态电路与DBPL数据速率相同，占空比大于50%的周期性信号。

同步时钟提取单元是根据单稳态信号的稳定频率，产生同频率但占空比为50%的信号，即DBPL数据的同步时钟信号，如下图4所示。

DBPL解码部分主要采用的方法为同或解码，即在同步时钟沿，取DBPL码元的一级延时L1和二级延时L2信号，得到的两级延时信号进行同或完成解码。根据DBPL码元性质，码元为0或1均是与前一个码元比较得出的，故DBPL解码先设定第一个码元为基准码元，定为X，其后码元跳变与其一致则为1，相反则为0。下图5中由于时序采集的原因，解码结果舍去基准码元X和其后第一个码元，但由于应答器报文发送是循环无缝发送的，解码也是在报文发送过程中一直进行的，故此舍去不会造成报文数据丢失。

3、解码的FPGA实现

上述解码过程都利用VHDL硬件描述语言编写代码来实现，并在Actel软件环境中进行编译、综合、布局布线和仿真，最后下载到Actel公司的FPGA器件A3PN060作为目标芯片。

针对不同格式的报文，利用Actel软件环境将所涉及的程序代码进行了编译、综合和时序仿真。通过将仿真结果与报文原始信息进行比较，比较结果一致，从而验证了解码算法FPGA实现的正确性。

4、结论

本文介绍了针对有源应答器可变报文解码算法的研究及FPGA实现，并通过对VHDL硬件描述语言编写的代码进行验证，确保译码算法FPGA实现的正确性。对地面电子单元、有源应答器的研究和开发具有很好的指导意义。

参考文档

[1] 《通信原理》，樊昌信，张甫翊，徐炳祥等. 北京：国防工业出版社，2001

[2] 《VHDL硬件描述语言与数字逻辑电路设计》第四版，侯伯亨，刘凯，顾新编著，西安电子科技大学出版社，2014

[3] GB/T 21562-2008 轨道交通可靠性、可用性、可维修性和安全性规范及示例。